lecture e/s à 4 MHZ avec Ni 9401

[FlorentCiril]

Bonjour,

J'utilise un cRIO-9073 avec le module NI 9401.

je souhaite lire 2 entrees  numeriques. La 1er sert de déclenchement la 2ieme contient l'information (A chaque font descendant de la 1er je lis l'état de la seconde et je stocke cet état dans une pile). J'ai 8192 état à memoriser part cycle. La frequence est de 4MHz.

Mon probleme est qu'il me manque des états environ 1000 par cycle.

Merci de vos conseils

Florent

 

[Nacer_M]

Bonjour,

Si je comprend bien si vous utilisez un indicateur suite à votre registre à decalage, vous avez environ 7000?

Si vous reduisez la fréquence le comportement est il identique?

Cordialement.

[FlorentCiril]

Merci de votre attention,

Je peux baisser la fréquence à 1 Mhz, mais il me manque toujours des points.

J'aimerai savoir ce qui est le plus rapide, ecrire une zone memoire ou une pile ?

Sur le module 9401 : j'utilise  2 sorties et 2 entrees, ceci ne limite t il pas la frequence d'acquisition d'e/s

[Nacer_M]

Bonjour,

Avez-vous pensez à utiliser une boucle cadencé pour réaliser votre application?
Avez-vous le même comportement en utilisant les FIFO?

Cordialement.

[FlorentCiril]

Bonjour,

 J'ai trouvé d'où vient ma limitation :

Pour notre application nous utilisons un CRio-9073 et un module Ni 9401. Sur ce module nous utilisons une sortie cadencée à 5Mhz (Une horloge TTL), et une entrée pour lire des informations cadencées à 4Mhz. Pour l'instant nous devons choisir soit l'acquisition sur  l'entrée ou la generation de la sortie.

Autrement je n'arrive  à utiliser une boucle cadencee et le module "wait on falling edge"

[SmileBoB]

en FPGA on ne parle pas de boucle cadencée, mais de SCTL : Single Cycle timed-loop. en résumé , le code à l'intérieur de cette boucle s'exécute en un cycle d'horloge du FPGA. Ceci est donc incompatible avec le Wait on falling edge.