"wait on edge or level"

[walla]

Hello, I use a PCI 7831R card I want to wait a falling edge of a digital signal to acquire one another. I'm looking for the "wait on edge or level " function. I tried with I/O node and "wait on falling edge" but I have an error when I compile. I choose the digital line that is configurated in my project and I choose the value of timed -1. I have always an error with that. I have read that we can have a function "wait on edge or level". But where. Not in I/O. Thanks

[daviddelebecque]

Hi,

Can you be more precise.... What's the error message? Is there an error code?

Can you put a screenshot of your application to see how you use the I/O node?

Regards

[walla]

Hi, The error code is : Error xst : 759-C/NIFPGA11/svr TMP/LOCALH~1/EDGE-3~1/rvi-edge.vhd line 234. No Default binding for component :Ports

[walla]

Hi,
The error code is :
Error xst : 759-C/NIFPGA11/svr TMP/LOCALH~1/EDGE-3~1/rvi-edge.vhd line 234. No Default binding for
component :Ports
and

ERROR : xflow-Program xst returned error code 6


I try to add a IO method node in a loop .
With this IO method, I choose channel DIO4.
And I choose to wait on a rising level.
That's all.

With any channel, it's the same problem.
When I try to change, if I choose wait on any level, I receive the same error code.
I can't compile it.

[daviddelebecque]

Dites moi si ce lien vous aide à solutionner le problème.

Cordialement

David D.

http://digital.ni.com/public.nsf/websearch/D0181D05C79F763D86256F8500732563?OpenDocument

[walla]

Bonjour,
Ca marche en remplaçant les VIs par les nouveaux VIs . Il n'y a plus cette erreur à la compilation.
Je vais quand même mettre à jour ma version de NI RIO (j'avais la version 1.1).
Merci

[walla]

Je cherche maintenant à faire un ET logique avec deux signaux TTL de fréquences différentes. Le ET se fait bien mais avec un décalage en temps de 80ns (quelque soit les fréquences choisies pour les deux signaux). J'ai essayé le ET avec un signal 1 et un signal 2, le signal 2 étant le même que le 1 en opposition de phase. Le signal résultant du ET est toujours à zéro. OK Le 80 ns de décalage n'apparait que pour des signaux de fréquences différentes. Voici les programmes en attaché. Dans l'un, j'envoie les deux signaux en simultané grâce à 2 boucles while et j'effectue le ET dans une boucle cadencée. 80ns de décalage. Dans le deuxième, j'essaye de créer le deuxième signal à partir du premier. 80 ns entre mon signal et le signal crée et 80 ns entre le signal créé et le signal résultant du ET. Comment faire pour que tout soit synchrone?

[walla]

Autre programme joint