Discussions au sujet de NI LabVIEW
Labview FPGA: Problème de synchronisation SERDES
Bonjour à tous,
J'essaye de communiquer avec une carte qui embarque des SERDES LVDS Hardware.
Pour communiquer avec cette carte, j'utilise une carte FlexRIO 7966r avec un FAM NI6587.
La carte avec laquelle j'essaie de communiquer reçois sont horloge de mon FAM.
Les sorties de désérialiseur de cette carte sont bien reliée à des sérialiseurs de mon FAM et vice versa.
L'horloge que je fournie à ma carte sort d'une sortie CC sérialiseur du FAM (ce fonctionnement m'est imposé). Cette sortie recopie l'horloge de mon sérialiseur qui pronvient de l'horloge interne du FAM. En observant mon horloge à l'oscilloscope elle est à la fréquence voulue avec un rapport cyclique à 50%. Ci-dessous un schéma montant la configuration de mon FAM
Avec ce type de structure, je remarque beaucoup d'instabilitée sur les données que je désérialise.
Pourtant, je pense que la Clock bleu est la même que la verte, la orange et la jaune.
(Le timming Engine est composé de PLLs me permettant de sortir deux horloge: une identique à l'entrée et cette même horloge x le nombre de données à sérialiser).
Pour palier ce problème, je reboucle la clock fournie à la carte (en jaune) vers mon FAM (sur l'entrée STROBE) de la manière suivante :
De cette façon je n'ai plus de problème de stabilité.
Quelqu'un saurait il m'expliquer pourquoi le schéma 1 n'est pas viable ?
