关于FPGA支持的Top-Level Clock

[ty28607]

我试图将Top-Level Clock 更改为5MHz，但是在FPGA的Top-Level Clock 属性对话框里，之前建的5MHZ系统时钟是灰色的，系统提示设备只支持40、80、160MHz的top level clock。

我想确认一下，9012+9113难道真的不支持比40MHz小的 top  level  clock吗？

[sentica · Accepted solution]

ty28607 你好，

感谢使用NI中文技术论坛！是的，top-level clock不能被设置为小于40 MHz时钟速率。您可以考虑使用以下定时循环的操作：

FPGA Derived Clock Calculator

http://decibel.ni.com/content/docs/DOC-3003

NISH AE

W. Yan 

[ty28607]

谢谢   sentica