我的PFGA的采样周期是20us（即采样周期是50k），采集通道是17个，我将FPGA FIFO的大小设为I16类型，大小为65535，把RT FIFO的NUM设为131070，HOST中的延时函数设为100ms。发现两个问题：
1、RT FIFO的Remain是2，这样的话就不能保证FIFO前后的数据顺序一致了；（我将HOST中的延时函数减小，Remain还是2）
2、FPGA中的数组能实时反应采集的数据，但是经过RT FIFO后的数据却不能实时反应，大概经过了十多秒才能显示出采集的数据。
谢谢帮忙
